Simulation efficace d architectures opérationnelles

Simulation efficace d architectures opérationnelles

Le travail de cette thèse s inscrit dans le contexte des systèmes embarqués temps réel. Ces systèmes exigent d importants efforts pour leur validation et leur vérification. Dans le cadre de cette thèse, nous nous intéressons plus particulièrement à la validation par simulation. Celle-ci peut se fair...

Description complète

Détails bibliographiques
Auteurs principaux : Bullich Adrien (Auteur), Trinquet Yvon (Directeur de thèse), Julien Nathalie (Président du jury de soutenance, Membre du jury), Auguin Michel (Rapporteur de la thèse, Membre du jury), Sainrat Pascal (Rapporteur de la thèse, Membre du jury)
Collectivités auteurs : Université de Nantes 1962-2021 (Organisme de soutenance), Université de Nantes Faculté des sciences et des techniques (Organisme de soutenance), École doctorale Sciences pour l'ingénieur, Géosciences, Architecture Nantes (Organisme de soutenance), Institut de recherche en communications et cybernétique Nantes 1958-2017 (Laboratoire associé à la thèse)
Format : Thèse ou mémoire
Langue : français
anglais
Titre complet : Simulation efficace d architectures opérationnelles / Adrien Bullich; sous la direction de Yvon Trinquet
Publié : [Lieu de publication inconnu] : [éditeur inconnu] , 2014
Description matérielle : 1 vol. (107 p.)
Accès en ligne : Accès Nantes Université
Note de thèse : Thèse de doctorat : Informatique et applications : Nantes : 2014
Sujets :
Temps réel (informatique)
Architectures matérielles
Simulation compilée
Cycle Accurate Simulation
Thèses et écrits académiques
Documents associés : Reproduction de: Simulation efficace d architectures opérationnelles
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230 |a Données textuelles 
314 |a Ecole(s) Doctorale(s) : École doctorale Sciences et technologies de l'information et mathématiques (STIM) (Nantes) 
314 |a Partenaire de recherche : Institut de recherche en communications et cybernétique (IRCCyN) (Nantes) (Laboratoire) 
314 |a Autre(s) contribution(s) : Nathalie Julien (Président du jury) ; Mikaël Briday, Jean-Luc Béchennec (Membre(s) du jury) ; Michel Auguin, Pascal Sainrat (Rapporteur(s)) 
320 |a Références bibliographiques 
325 1 |a La thèse papier est la seule version officielle 
328 |b Thèse de doctorat  |c Informatique et applications  |e Nantes  |d 2014 
330 |a Le travail de cette thèse s inscrit dans le contexte des systèmes embarqués temps réel. Ces systèmes exigent d importants efforts pour leur validation et leur vérification. Dans le cadre de cette thèse, nous nous intéressons plus particulièrement à la validation par simulation. Celle-ci peut se faire à de nombreux niveaux d abstraction, depuis le haut niveau du modèle de l application jusqu au code binaire. Nous nous situons dans ce dernier cas, seul capable de donner des résultats précis au cycle près. HARMLESS est un langage de description d architectures. Il permet de générer un simulateur fonctionnel (ISS) et un simulateur temporel précis au cycle près (CAS). Dans le cadre des systèmes temps réel, c est ce deuxième type de simulateurs qui nous intéresse. Relativement à l ISS, un CAS présente l inconvénient majeur de se montrer très lent à l exécution. Un moyen d améliorer la rapidité d exécution est d utiliser la simulation compilée. On distingue deux grands types d implantation de la simulation : la simulation interprétée et la simulation compilée. Si un simulateur interprété se comporte comme un interpréteur du programme à exécuter, un simulateur compilé nécessite une phase de compilation du programme. Il permet une meilleure vitesse d exécution, au détriment de la souplesse dans la chaîne de développement. C est cette technique que nous introduirons dans le cadre des CAS. Couplé à une technique d abstraction du programme, nous montrerons que l on peut améliorer la vitesse de simulation de plus de 50% en comparaison du CAS interprété. 
330 |a The work of this thesis lies in the context of real-time embedded systems. These systems require significant effort for validation and verification. As part of this thesis, we are particularly interested in validation through simulation. This can be done at many levels of abstraction, from high-level model of the application to binary code. We are in the latter case, only able to give accurate results close to the processor cycle. HARMLESS is a Hardware Architecture Description Language (HADL). It generates a functional simulator (ISS) and a temporal simulator cycle-accurate (CAS). As part of real-time systems, it is this second type of simulators that interests us. With respect to the ISS, CAS has the major drawback to be very slow at runtime. One way to improve the speed of execution is to use the compiled simulation. There are two main types of implementation of the simulation: interpreted simulation and compiled simulation. If interpreted simulator behaves as an interpreter for the program to run, a compiled simulator requires a compilation phase of the program. It allows a better execution speed to the detriment of flexibility in the development chain. It is this technique that we introduce in the context of CAS. Coupled with a technique of abstraction of the program, we will show that we can improve the simulation speed by more than 50% compared to the interpreted CAS. 
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